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im体育平台_详解半导体5纳米制程技术及成本挑战

2021-05-28 

本文摘要:半导体业自28纳米变革到22/20纳米,不受193i光刻机所限,必需使用两次图形曝光技术(DP)。

半导体业自28纳米变革到22/20纳米,不受193i光刻机所限,必需使用两次图形曝光技术(DP)。再进一步发展至16/14纳米时,大多使用finFET技术。如今finFET技术也一代一代升级,再加193i的光学技术伸延,使用SADP、SAQP等,所以未来到10纳米甚至7纳米时,基本上可以用于某种程度的设备,或许己无悬念,只是芯片的生产成本不会很快减少。

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然而到5纳米时认同是个坎,因为如果EUV无法准备好,就要不得不使用五次图形曝光技术(FP),这已引发全球业界的注目。  而对于更加先进设备5纳米生产线来说,至今业界尚不关于它的投资估算。但是根据16/14纳米的经验,以每1000硅片必须1.5亿至1.6亿美元计,推断未来的5纳米制程,因为有可能要中用EUV光刻,每台设备需约1亿美元,因此它的投资认同不会大大多达之前。

所以未来建设一条芯片生产线必须100亿美元是几乎有可能的。  生产线的量产是个系统工程,必须材料、设备、晶体管结构、EDA工具等与之设施,对于半导体业是个更大的挑战。  新的晶体管型式,再加掩膜、图形、材料、工艺掌控及点对点等一系列问题,将造成未来半导体业将面对许多的艰难。  在近期的会议上,Intel公布的一份报告引发了业界注目,并更进一步推展业界开始思维未来先进设备工艺制程的发展方向。

  Intel公司明确提出的下一代晶体管结构是纳米线FET,这是一种晶体管的一面让栅围困的finFET。Intel的纳米线FET有时被称作环栅FET,并己被国际工艺路线图ITRS定义为可实现5纳米的工艺技术。  如果Intel不是回头在前茅,也就不有可能获取其5纳米进展的讯息。

该报告或许传送出有一个信号,5纳米有可能有期望构建,或者早已在其工艺路线图中使用了新的晶体管结构。  在5纳米的竞争中,台积电也不甘落后,其联合执行长MarkLiu近期也回应,己经开始对5纳米的研发,并未来将会在7纳米之后两年发售。全球其他先进设备制程制造商也都在注目5纳米。

  不必猜测,芯片制造商只看见使用如今的finFET技术有可能伸延至7纳米,至于5纳米尚能不确切,或者有可能最后并无法构建。实质上,在5纳米时,的确有许多技术上的挑战,造成成本之低,让人们无法预计。

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  但是如果假设5纳米经常出现在某个时刻,那么产业界将面对众多的难题。应用材料公司先进设备图形技术部副总裁MehdiVaez-ravani指出,这其中每一项都是挑战,有物理和灵敏度的拒绝,也有新材料方面的市场需求,其中晶体管的结构必需转变。

  如果产业知道迈进5纳米,将面对什么样的挑战?美国半导体工程(SemiconductorEngineering)为了推展变革,从众多挑战中汇总了以下几个方面。  LamResearch全球产品部首席技术官泮阳(YangPan)指出,在通向5纳米时,功能与成本是无法逃离的仅次于挑战,所以要引进新的技术与材料。  晶体管结构  在finFET或者纳米线FET之间自由选择谁不会胜利还为时尚早,业界正试图谋求更好的解决方案。  首先芯片制造商必需要做到一些艰难的要求,其中之一就是必需自由选择在5纳米时晶体管的结构,如今有两种可供选择,finFET或者纳米线FET。

  格罗方德先进设备器件架构总监及院士SrinivasaBanna指出,对于5纳米,finFET是一种自由选择。似乎其从产业角度期望尽量伸延finFET技术。众所周知,产业界为了finFET的生态链己经转了许多钱,因此从投资回报率角度上,期望finFET技术要用得更加幸。  然而增大finFET技术至5纳米是个挑战,因为在5纳米finFET时,预计鳍的宽度是5纳米,而实质上这种结构己经超过理论无限大。

  Banna说道,这也是芯片制造商正在研发纳米线FET的原因。纳米线有很好的静电优势(CMOS有静电穿透问题),但是也带给许多问题,如纳米线的器件宽度及器件能有多大的驱动电流,这些业界都在思索之中。  三星先进设备逻辑实验室高级副总裁Rodder指出,直到今天,对于5纳米来说,在finFET或者纳米线FET之间自由选择谁不会是胜利者还为时尚早,因为业界正试图谋求更好的解决方案。


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